[01540202]基于SiO2掩蔽技术的多晶SiGe栅纳米级CMOS集成电路制备方法
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技术详细介绍
本发明公开了一种基于SiO2掩蔽技术的多晶SiGe栅纳米级CMOS集成电路制备方法。其过程为：制造出N/P阱,并在N/P阱上生长Poly-SiGe/SiO2/Poly-Si多层结构;将最上层的Poly-Si刻蚀成一个窗口,再淀积一层SiO2;刻蚀掉表面的SiO2层,只保留窗口侧面的SiO2;利用Ploy-Si和SiO2的刻蚀速率比（50∶1）,刻蚀掉上层的Ploy-Si;再利用Ploy-SiGe和SiO2的刻蚀速率比（50∶1）,刻蚀掉SiO2侧壁保护区域以外的SiO2和Ploy-SiGe,保留侧壁下面的SiO2和Ploy-SiGe,形成n/pMOSFET的栅极,并在阱区上淀积一层SiO2;离子注入自对准形成n/pMOSFET的源、漏区,形成n/pMOSFET器件;光刻器件的互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上,不需要追加任何资金和设备投入的情况下,制造出性能可提高3～5代的CMOS集成电路。