[01183633]用微米级工艺制备纳米级CMOS集成电路的方法
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技术详细介绍
本发明公开了一种用微米级工艺制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱,并在N/P阱上生长Poly-Si/SiN/Poly-Si多层结构;将最上层的Poly-Si刻蚀成一个窗口,再淀积一层SiO2;刻蚀掉表面的SiO2层,保留窗口侧面的SiO2;利用Ploy-Si和SiN的刻蚀速率比（11∶1）,刻蚀掉上层的Ploy-Si;利用SiN与SiO2的刻蚀速率比（2∶1）,刻蚀SiO2侧壁保护区域以外的SiN;再利用Ploy-Si与SiO2的刻蚀速率比（50∶1）,刻蚀SiO2侧壁保护区域以外的Ploy-Si,形成n/pMOSFET的栅极;离子注入自对准形成n/pMOSFET的源、漏区,构成n/pMOSFET器件;光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上,不需要追加任何资金和设备投入的情况下,制造出性能可提高3～5代的CMOS集成电路。